1.Command Per Clock(CPC) 1T/2T:
CPC 的设定特徵是允许你在单一资料存取的延迟选择，信号在记忆体控制器开始把命令送到记忆体的时间。设定值愈低记忆控制单元能送到外部记忆体的命令就越快。当 CPC设定為1T时，记忆控制器读写一次资料花费一个时脉週期。当 CPC设定為2T时，记忆控制器读写一次资料发费两个时鐘週期的命令延迟。

2.CAS Latency Control(tCL) 
这是随机存起记忆体公司第一个会拿来做评比的时间参数， 例如，你可能看见RAM 被评為4-4-4 -12 @ 400mhz。第一的设定值 4，如被评為 3 產生最好的性能，CAS 5通常能提供较好的稳定性。CAS从开始到结束的时间被称為CAS latency。 既然CAS 是找出正确资料的最后依个阶段，所以它也是记忆体最重要的计时步骤。(设定值小 = 效能高) 

3.RAS# to CAS# Delay(tRCD)
这是大多数随机存取记忆体公司会拿来做评比的第二个时间参数。 例如，你可能看见RAM 被评為4-4-4 -12 @ 400mhz。在JEDEC 的规格裡，这是在3 或者5 个数列的第2 位数。因為这次延迟发生每当排被更新或者一个新排被开动时，降低延迟改进性能。 因此，推荐你把延迟降低到4或者更好的记忆性能3。 请注意如果你使用对于你的记忆体模组来说太低的价值，这有可能引起系统的不稳定。 如果你的系统在降低RAS对CAS 的延迟之后变得不稳定，你应该增加延迟或者把它重新设定到被评价的延迟。有趣的是，增加RAS对CAS 的延迟可以允许记忆体模组以更高的时脉运转。因此，如果你遇到意外困难超频 你SDRAM 模件，你可以试著增加RAS对CAS 的延迟。 (设定值小 = 效能高) 

4.Row Precharge Timing(tRP) 
这是大多数随机存取记忆体公司会拿来做评比的第3个时间参数。他的BIOS具备有对相同的DDR 设备指定在连续的活动指令之间的最小时间。 更短的延迟，下一个储存排可能被更快速的啟动来作读或写。 不过，因為记忆体的排被啟动需要很多电流，使用短的延迟可能引起过度的电流激增。对桌上型电脑来说，建议一次延迟2个循环，因為电流激增其实不是重要的。 使用更短的2次循环延迟的性能好处大过负面的影响。 更短的延迟表明一切一个接一个的记忆体活动将带得较短一个时脉週期作秀。 这改进DDR 设备读与写性能。 只有当有2个循环的稳定问题时，才转换3个循环。 关於带宽/ 稳定的大的影响。 许多RAM 将不能使用3，并且达到他们的最大的OC。 (设定值小 = 效能高) 

5.Min RAS# Active Timing(tRAS) 
BIOS中控制记忆空间的最小排活跃的时间(tRAS)。 开动直到时间，这形成一排是的时间相同的排可能被解散。如果tRAS 时期过长，它会因非必要停用活跃的记忆排而降低表现。 降低tRAS 时期允许活跃的排被更早停用。 不过，如果tRAS 时间太短，可能没有足够时间完成爆发转移。 此降低性能表现而且数据资料可能遗失或失真。為了性能最佳化，使用你能用的最低的值。 通常，这应该是CAS 潜伏+ tRCD + 2个时鐘週期。 例如， 如果你把CAS 潜伏设為4个时脉週期同时tRCD到4个时脉週期，最佳tRAS价将是10个时鐘週期。(设定值小 = 效能高) 
此参数对频宽与稳定性有些微的影响 

6.Row Cycle Time(tRC) 
他的BIOS具有控制记忆模组的排週期或者tRC。从储存排起动到预先执行，储存排的周期取决於一储存排完成整个循环的最小时脉週期数，。和公式有关，排週期(tRC) = 最小排活跃的时间(tRAS)+ precharge时间(tRP)。 因此，在确定排週期之前找出tRAS 和tRP 参数是什麼是重要的。 如果排週期太长，它能因在一个完整週期之后不必要耽误而延迟一新排的啟动。降低週期允许一个新循环的排更早开始。 不过，如果排週期太短，在一个活耀的排充分的被预先执行前，一个新循环可能已经被起动了。 当这发生时，可能造成数据损失或者混乱。根据tRC = tRAS + tRP 公式，使用你能用的最低值来达到最佳的性能。 例如，如果你记忆模组的tRAS是7个时鐘週期并且它的tRP是4个时鐘週期， 然后排週期或者tRC 应该是11个时鐘週期。 不过，如果排週期太短，再一个活耀的排充分的被预先执行前，一个新循环可能已经被起动了。 当这发生时，可能造成数据损失或者混乱。对频宽些微的影响/ 稳定性。 (设定值小 = 效能高)

7.Row Refresh Cycle Time(tRFC)
这个BIOS设定显示在相同的记忆的区块上更新一个储存排的时间。这个值也是在相同的记忆区块不同排中一REF指令与另一个REF指令之间的时间间隔。在发布的期间，当栏位通道闸口没有开啟，tRFC的值会比tRC高。关於带宽/ 稳定的大的影响。 
大多数稳定的时间参数通常是设定在比tRC高2-4时脉。 (设定值小 = 效能高) 

8.Row to Row Delay(also called RAS to RAS delay)(tRRD) 
BIOS具有在对相同的DDR 设备连续的活动命令之间，设定特定的最小时间， 更短的延迟，更迅速的那些下个记忆区块可能被开动适合读或写操作。不过，因為排啟动需要要许多电流，使用一次短的延迟可能引起过度的电流激增。 对桌上型电脑来说，建议每2个循环一次的延迟，因為电流激增对桌上型电脑来说是不重要的。对校能提升而言，优点还是远大於缺点的。 较短的延迟意味著一个接一个接连著的区块活动将花费少於一个时脉週期来完成。 这将提升DDRII 设备读与写的性能。 只有当两循环一次延迟发生稳定性问题的时候才改為三循环一次的延迟。关於频宽/ 稳定性有轻微的影响。 (设定值小 = 效能高) 

9.Write Recovery Time(tWR) 
在BIOS中具有控制记忆体模组(写入恢復的时间)的这种功能。它规范(tWR)必须在(在时脉週期裡)一个活耀的记忆区块被precharged之前，然后在一次有效的写入操作完成后。这次延迟被要求确保在precharge 发生之前，写入缓衝区裡的资料能够被写入到记忆空间中。 延迟越短，区块越早能预先指示另一个读/写的操作。 这改进性能，但是冒著将数据资料混乱的写入存储元件的危险。 你可以试著為更好的记忆性能使用一次更短的延迟但是如果你面临稳定问题，恢復到被指定的延迟来改正问题。对频宽与稳定性有些微的影响。 (设定值小 = 效能高) 

10.Write to Read Delay(tWTR) 
这个BIOS参数具有控制那些写数据进写入指令延迟的记忆体时间参数 (tWTR)。 这形成最小时脉週期数， 而最小时脉週期数必须在相同的DDRII 设备的内部区块最后一个有效的写入操作和下一个读的指令之间发生。这个低循环选项自然的提供迅速的转换读和写并得到较佳的读取表现。 高循环选项降低读取的表现但是它将改善稳定性，特别在较高的时脉速度。 它可能也允许存储晶片以较高速运转。三星叫这TCDLR(持续数据在方面读命令)。 从提升的边缘并且跟随最后非面罩的数据选通到上升测量下一步读的边缘命令。 JDEC通常指定这為一台鐘。 对於频宽与稳定性有轻微的影响。 (设定值小 = 效能高)

11.Read to Write Delay(tRTW) 
当记忆体控制器收到一个写入的指令后紧接著一个读取的指令，一个额外的延迟期通常都会在写入指令开始执行前被介绍。它得功能就好像他的名称一样，这个bios具有允许你略过(或者举起)那次延迟。这改进记忆子系统的写入表现。 因此，建议你打开这个功能让读与写能较快的速度做转换。 不过，并非全部的记忆模组能够以较密集的读写转换来运作。使用能读的最紧的写转身。如果你的存储器模组不能处理更快速的转换，被写给存储器的数据资料可能会遗失或者被变得混乱失真。 因此，当你面对稳定性的问题时，关掉这个功能来修正这个问题，使(既没举起价值)无能力。 
这个领域是定义读到写的延迟。 这不是一个定义DRAM的时间参数，但是一定考虑由於铺设的潜伏在转交bus的clock上。 它被从没与衝破的读的部分相关的第一个位址匯流排插槽算。对频宽与稳定性有轻微的影响 。 (设定值小 = 效能高) 

12.Refresh Period(tREF) 
这个的BIOS允许你设定存储晶片更新的间距时间。 这裡有(几)不同的设定和一种自动选择。 如果选择了自动选项，BIOS将询问记忆模组的SPD 晶片并且套用最低的设定在最大的兼容性上。 為了更好的性能来说， 你应该考虑加长(预设的)时间间距到128µsec (较小的存储晶片或者128Mbit设為15.6µsec，256Mbit或者更大的存储晶片设為7.8µsec)。 请注意如果你将更新的间距增加的太长，存储元件可以丢失他们的内容。 因此，在更进一步增加它之前，你应该从小幅度的增加更新间距开始并且在每次增加之后测试你的系统无误后再更进一步的增加。如果你当增加更新间距时面临稳定问题，一步一步降低振作间隔，直到系统是稳定的。
总的说来一个存储器模组是由很多的电子基本单元所组成。 更新过程重新充满这些单元，并在晶片上以排状作重新整理。 更新循环则依据排的编号来指示更新。 "週期性地这些储存，存在每个位元裡的资料必须更新否则这些资料将会衰败或丢失。 DRAM(动态随机存取存储器)真的只是成群的电容器，将能量储存在一系列的位元内。 这系列的位元能被随机存取。不过，每次电容器只有在停止充电前能被储存。 因此，因此DRAM一定要被更新(重新提供能量电容器)每15.6µs (一微秒等于10的负六次方秒)每排。 每次电容器被更新，记忆体就会被重写。 因此DRAM也被叫為短暂型的存储器。使用那些只用RAS的更新(ROR)方法，更新是有系统性的，每个栏位都按照一排一排的顺序作更新。在一个典型的EDO 模组裡每排需要15.6µs 的时间来做更新。因此在一2 K 模组内，振作的时间每个栏位将(1毫秒等于10的负6次方秒)的15.6µs x 2048 排= 32ms。 这就是整个记忆体阵列的更新间距值。tREF 对於频宽与稳定性有轻微的影响

13.Write CAS# Latency(tWCL) 
Variable Write CAS CAS(tWCL)︰ 传统的SDRAM(随机存取记忆体)包括DDR记忆体正如他的名字一般是随机存取的。 这表示控制器可以自由地在实体记忆空间内任意的写入任何位置，多数情况下， 表明它将写入无论哪页是开啟的然后写入最靠近(CAS)观测器的栏位位址。 结果是一个1T的写入潜伏值，相反的，读或是CAS 潜伏值2，2.5或者3的价值。除非使用DDRII ( 这个设定几乎应该)总被调整到1。 对於稳定性有大的影响/对於频宽的影响是未知的。 

14.DRAM Bank Interleave 
具有让你能够设定插入模式的SDRAM介面Interleaving 让SDRAM的记忆区块可以改变它们的更新与存取的週期。 一个区块将会在另一个区块进行存取的同时进行更新。透过遮蔽，更新每个记忆区块週期以改善记忆体的效能。 一次详细的检查将揭示从所有记忆区块的更新循环相互错开，生產一种管线效应。 然而，interleaving只有在请求的位址持续的不在相同的记忆区块时才有用， 如果他们在相同的记忆银行区块，然后资料交易会表现好像区块没被插入一样。 处理器必须等待，直到第一个数据交易处理完成及记忆体更新后，才能送另一个地址给这个区块。所有的SDRAM支援区块的插入功能。 无论什麼时候，都建议你打开这个功能。 无论何时尽可能打开这个功能――-这是个对改善频宽相当有影响力的设定。开始任何可能的情况下使成為可能 ――――这是改进带宽的一个相当有影响力的底座。 关闭这个功能有助於稳定性相对应的会减少频宽。 (Enable=效能高) 

15.DQS Skew Control 
当较低的电压能產生较高的频率成為可能但是在通过一定点后，电压的过度下滑将表现出显著的偏移与失真，这的确是真实的。 那些偏移失真可以以增加驱动力量来减低。然而，在上升与下降的边缘，电压有著过高与过低的缺点。一个额外的问题，高频讯号有著些微的延迟现象。 在DDR裡的解决办法是增加一个clock forwarding来形成一个简单的资料频闪观测器简单的数据频闪观测器。 DDR II 更近一步的导入一个双向，以DQS 和 /DQS来作為拉上与拉下讯号形成有区别的I/O缓衝观测器。有区别的意思是两个讯号是被分开测量的，而不是使用一个简单的观测器和观测点。理论上，上升与下降彼此应该是左右对称的，但实际上显示并非如此。这意思是失真导致的延迟会达到输出的高与低电压，和DQS和 /DQS的中间点，被用来将时脉向前延伸，将没必要吻合DQ通过参考电压((Vref)甚至持续性的从一个时脉到另一个。这个在持卖和资料参考点的不吻合被归纳為DQ-DQS 失真。对於频宽与稳定性有轻微的影响 !為性能增加，并且為稳定减少。 推荐尝增加。 (增加 = 迅速，减少 = 更慢) 

16.DQS Skew Value 
当你设定DQS skew control时，这个值可能会上升或下降。 它似乎不是非常敏锐的计时。 对於频宽与稳定性有轻微的影响。 这似乎不是非常敏锐的计时。

17.DRAM Drive Strength 
这个功能允许你控制记忆数据匯流排的讯号强度。 增加记忆体匯流排的驱动强度在超频的期间能增加稳定性。 DRAM记忆体的驱动强度归属於记忆资料线路的讯号强度。 更高的数字表示较强的讯号并且一般被建议超频时用以改进稳定性。 假设当其他一切事情更喜欢强的信号时，根据推测某些颗粒在较弱的驱动强度时工作的较好。

18.DRAM Data Drive Strength 
The MD 的驱动强度取决於记忆体资料线路的讯号强度。 越高的值，信号越强大。 主要用来增强DRAM记忆体的驱动能力与较重的DRAM装载(倍数和/或双重边DIMMs)。 因此，你使用，重装DRAM记忆体，你应该设為Hi或者High。 由於这种BIOS选项的自然特性，有可能可以将它作為记忆体匯流排的一个超频辅助。 你SDRAM DIMM可能不能如你所愿的做超频。 但是透过提升记忆体资料线路的讯号强度，这是有可能在已操频速度下增加它的稳定性。但是这不表示这样的超频方式一定会成功。 另外，增加记忆匯流排的信号强度将不会改进SDRAM DIMMs的性能表现。 因此， 建议将MD 的驱动力量设在Lo/ Low，除非你有高装载的DRAM或者你试图稳定超频的 DIMM记忆体。 
"关於稳定性有大的影响。 如果你将CPC设定打开，可能许多人建议使用Level 1 或是Level 3， 如果将CPC设定设為enabled，任何高於Level 1的设定将会带给使用者极度的不稳定性， 一些用户喜欢在CPC enabled时，将设定设為Level 3。 如果CPC设定关掉时有些使用者可以成功的将设定设在level 2-4，我个人就运气不错的在CPC开啟的时候设定到level 4一些其它的已经有使用的水準2-4成功。 ( 较高=更快)

19.Max Async Latency
无法找到任何关於这麼部分的设定并且不能确信它对於RAM 功能的什麼部分有影响。最大的Async Latency test显示它Everest Latency test最大的的差别。关於频宽与稳定性有轻微的影响。 (较低的=较快的) 

20.Read Preamble Time 
这个BIOS设定具体指出在DQS 最大读取回来的时间。 它显示什麼时候DQS 应该被打开。 从一本旧的三星记忆体指南︰ Preamble DQS _disibledevent=较快的) 

21.Idle Cycle Limit
这个BIOS的设定明确指出在强迫关闭一个打开的页之前(预先载入)，记忆体时脉的数目。 这显示出这个设定在仲裁进入并强迫再次预先载入那一个记忆体的页之前，是对一个页的记忆体可允许被读取的最大数量。 对於频宽有轻微的影响/对於稳定性有较大的影响。 
自动设定预设值在256个时脉似乎是一种过度伤害。 如果你的RAM记忆体 是较低的等级 ――――那我会建议你将设定定在自动。 如果你的RAM记忆体 较高阶一点，建议试验16-32的时脉。( 较低的=较快的) 

22.Dynamic Counter 
这个BIOS选项明确指出dynamic idle cycle counter(动态閒置循环计数器)Enable或者Disable。 如果Enable，依据页面衝突与页面遗失(PC/PM)来迫使在页面表单的每个入口动态的调整静置循环限制。 这显示出这个设定与静置时脉限制有直接的关係，如果设為enabled，将会盖过原先的静置时脉限制的设定而且根据衝突的发生来强制那个设定动态的调整。 对於频宽有一点影响/对於稳定性有一些影响――――对於频宽有大的影响/稳定性for others. 自动通常关闭这个设定。 打开设定增加性能表现。 关闭设定增加稳定性。 这个设定能有一个相当大的差别设定打开时频宽会有进步。 (开啟设定=更快的=有可能的) 

23.R/W Queue Bypass 
这个BIOS设定明确指出在DCI (Device Control Interface)裡控制器选择最老的行动来覆写，最老读写排序动作能被跳过的次数。类似于Idle Cycle Limit除了这控制器影响记忆页上的读/ 写排程。 这对於效能的影响是轻微的 / 对於稳定性的影响程度是较大的。 (设定值大 = 效能高 ――- 设定值小= 更稳定) 

24.Bypass Max 
这个BIOS设定明确指出在控制器选择被否定前DCQ (Dependence Chain Que?) 可以被跳过仲裁的最老输入次数。 这对於效能 / 稳定性有轻微的影响。 (设定值小 = 效能高) 

25.32 Byte Granulation
这个BIOS选项说明如何选择32位元组传输最佳化资料匯流排频宽。 Disable得到最好的性能(较大的频宽8burst)。 Enable可以得到较好的稳定性(4burst)。(Disable = 效能高)

出处:电脑报